注：臺灣話

   先認識 IC 芯片是什么。IC，全名積體電路（Integrated Circuit），由它的命名可知它是將設(shè)計好的電路，以堆疊的方式組合起來。藉由這個方法，我們可以減少連接電路時所需耗費的面積。下圖為 IC 電路的 3D 圖從圖中可以看出它的結(jié)構(gòu)就像房子的樑和柱，一層一層堆疊，這也就是為何會將 IC 制造比擬成蓋房子。

從上圖中 IC芯片的 3D 剖面圖來看，底部深藍色的部分就是晶圓，從這張圖可以更明確的知道，晶圓基板在芯片中扮演的角色是何等重要。至于紅色以及土黃色的部分，則是于 IC 制作時要完成的地方。

了解 IC 的構(gòu)造后，接下來要介紹該如何制作。試想一下，如果要以油漆噴罐做精細作圖時，我們需先割出圖形的遮蓋板，蓋在紙上。接著再將油漆均勻地噴在紙上，待油漆乾后，再將遮板拿開。不斷的重復(fù)這個步驟后，便可完成整齊且復(fù)雜的圖形。制造 IC 就是以類似的方式，藉由遮蓋的方式一層一層的堆疊起來。

金屬濺鍍：將欲使用的金屬材料均勻灑在晶圓片上，形成一薄膜。

涂布光阻：先將光阻材料放在晶圓片上，透過光罩（光罩原理留待下次說明），將光束打在不要的部分上，破壞光阻材料結(jié)構(gòu)。接著，再以化學(xué)藥劑將被破壞的材料洗去。

蝕刻技術(shù)：將沒有受光阻保護的硅晶圓，以離子束蝕刻。

光阻去除：使用去光阻液皆剩下的光阻溶解掉，如此便完成一次流程。

最后便會在一整片晶圓上完成很多 IC 芯片，接下來只要將完成的方形 IC 芯片剪下，便可送到封裝廠做封裝（DIP、BGA）。

14納米芯片概念，納米制程是指在芯片中，線寬最小可以做到 14 納米的尺寸，下圖為傳統(tǒng)電晶體的長相，以此作為例子。縮小電晶體的最主要目的就是為了要減少耗電量，然而要縮小哪個部分才能達到這個目的？左下圖中的 L 就是我們期望縮小的部分。藉由縮小閘極長度，電流可以用更短的路徑從 Drain 端到 Source 端

    不過，制程并不能無限制的縮小，當我們將電晶體縮小到 20 納米左右時，就會遇到量子物理中的問題，讓電晶體有漏電的現(xiàn)象，抵銷縮小 L 時獲得的效益。作為改善方式，就是導(dǎo)入 FinFET（Tri-Gate）這個概念，如右上圖。在 Intel 以前所做的解釋中，可以知道藉由導(dǎo)入這個技術(shù)，能減少因物理現(xiàn)象所導(dǎo)致的漏電現(xiàn)象。

更重要的是，藉由這個方法可以增加 Gate 端和下層的接觸面積。在傳統(tǒng)的做法中（左上圖），接觸面只有一個平面，但是采用 FinFET（Tri-Gate）這個技術(shù)后，接觸面將變成立體，可以輕易的增加接觸面積，這樣就可以在保持一樣的接觸面積下讓 Source-Drain 端變得更小，對縮小尺寸有相當大的幫助。　　

   為什么說各大廠進入 10 納米制程將面臨相當嚴峻的挑戰(zhàn)，主因是 1 顆原子的大小大約為 0.1 納米，在 10 納米的情況下，一條線只有不到 100 顆原子，在制作上相當困難，而且只要有一個原子的缺陷，像是在制作過程中有原子掉出或是有雜質(zhì)，就會產(chǎn)生不知名的現(xiàn)象，影響產(chǎn)品的良率。

目前常見的封裝有兩種，一種黑色長得像蜈蚣的 DIP 封裝，另一為購買盒裝 CPU 時常見的 BGA 封裝。

　　首先要介紹的是雙排直立式封裝（Dual Inline Package；DIP），從下圖可以看到采用此封裝的 IC 芯片在雙排接腳下，看起來會像條黑色蜈蚣，讓人印象深刻，此封裝法為最早采用的 IC 封裝技術(shù)，具有成本低廉的優(yōu)勢，適合小型且不需接太多線的芯片。但是，因為大多采用的是塑料，散熱效果較差，無法滿足現(xiàn)行高速芯片的要求。因此使用此封裝的大多是歷久不衰的芯片，如下圖中的電壓放大器OP741及其沖模照片，或是對運作速度沒那么要求且芯片較小、接孔較少的 IC 芯片。

    球格陣列（Ball Grid Array，BGA）封裝，和 DIP 相比封裝體積較小，可輕易的放入體積較小的裝置中。此外，因為接腳位在芯片下方，和 DIP 相比，可容納更多的金屬接腳。適合需要較多接點的芯片。然而，采用這種封裝法成本較高且連接的方法較復(fù)雜，因此大多用在高單價的產(chǎn)品上。

然而，如果各個元件都獨立封裝，組合起來將耗費非常大的空間，因此目前有兩種方法，可滿足縮小體積的要求，分別為 SoC（System On Chip）以及 SiP（System In Packet）。

　　在智慧型手機剛興起時SoC 這個名詞，就是將不同 IC整合在一顆芯片中。不單可以縮小體積，還可以縮小 IC 間的距離，提升芯片的計算速度。至于制作方法，便是在 IC 設(shè)計階段時，將各個不同的 IC 放在一起，制作成一張光罩。

　　然而信號干擾，像是通訊芯片的高頻訊號可能會影響其他功能的 IC 等情形。

　　此外，SoC 還需要獲得其他廠商的 IP（intellectual property）授權(quán)，增加了 SoC 的設(shè)計成本。