長期以來將單個單元從晶片中切割后再進行封裝的工 藝幾十年來一直是封裝半導體集成電路的規范方式。 然而，這種方法目前沒有被主要半導體制造商采用，因為高制造成本以及今天的模塊的射頻成分在增加。 因此，晶圓級封裝(W LP)的出現帶來了低成本封裝開發的范式轉變。 WLP是一種在切割晶圓封裝器件之前的晶圓級封裝技術. 使用標準工具和工藝，WLP作為晶圓制造過程的擴展。 最終，制造的WLP die將在芯片表面上有金屬化墊，并在切割晶圓之前在每個墊上沉積焊錫點。 這反過來又使WLP與傳統的PCB裝配工藝兼容，并允許對晶圓本身進行器件測試。 因此，這是一個相對較低的成本和效率的工藝，特別是當晶圓尺寸增加而芯片die在收縮時。晶圓的尺寸在過去幾十年中一直在增加，從直徑4、6、8英寸增加到12英寸。 這導致每個晶圓die的數量增加，從而降低了制造成本。 在電氣性能方面，WLP優于其他封裝技術，從某種意義上說，一旦WLP器件集成在密集的RF模塊中，它就會導致EM寄生耦合顯著減少，因為器件和PCB之間的互連相對較短，而不像在某些類型的CSP技術中使用線鍵合互連。

WLP芯片倒裝(flip-chip)技術

倒裝(flip-chip)芯片技術也被稱為控制塌陷芯片連接(C4,controlled collapse chip connection)，是IBM在20世紀60年代開發的芯片組裝技術之一。 雖然基于導線鍵合的封裝技術在硬件建成后為實驗室調試提供了自由的電感能力方面更加靈活，而且還提供良好的熱導特性，但使用倒裝芯片封裝技術使用焊錫凸起使封裝基板和芯片之間的電氣連接提供了相對尺寸減小、減少延遲以及在其輸入和輸出引腳方面實現更好地隔離。 圖1說明了芯片die在基板上的基本結構，在芯片表面生長的Cu柱頂部有焊錫球。 焊點通常由填充模化合物封裝，為焊點提供機械支撐。

圖1、倒裝(flip-chip)芯片的基本結構示例

WLP芯片級封裝

芯片級封裝CSP(chip scale packaging)是微電子和半導體工業中最常用的封裝方法之一. 雖然有幾種類型的CSP技術已經可供微芯片制造商使用，但新的類型繼續出現，以滿足對支持新功能和新的特定應用的產品的需求。 這些包裝要求可能因所需的可靠性水平、成本、附加功能和整體尺寸而不同。 顧名思義，CSP的封裝尺寸與芯片die尺寸大致相同，這是其主要優點之一。 通過采用WLP制造工藝，CSP正在不斷發展，以實現最小可能的封裝-die之間的尺寸比。 如圖2所示，CSP在封裝下的球柵陣列(BGA)風格允許有幾個互連，同時簡化PCB布線，提高PCB組裝產量，降低制造成本。

圖2、芯片級封裝CSP(chip scale packaging)的基本結構示例

 其它的封裝技術

還有幾種其它的集成電路封裝形式，允許無縫集成到應用定制的模塊封裝中。 四平封裝(QFP，Quad flat package)是最早的表面貼裝IC封裝技術之一，其中封裝的結構是由四個側面組成的，具有擴展的互連引線，如圖3(a)所示。 凸起的引線連接到封裝框架上，在引線和芯片die金屬之間形成一個金屬-絕緣體-金屬(MIM，metal-insulator-metal)型的電容，可以作為匹配元件。 該技術適用于毫米大小的IC，其中封裝的外圍引腳數量可以達到100多個引腳。 這種類型的封裝還存在幾種衍生物，它們取決于所使用的材料，如陶瓷四扁封裝(CQFP， ceramic quad flat pack)、薄四扁封裝(TQFP，thin quad flat pack)、塑料四扁封裝(PQFP，plastic quad flat pack)以及金屬四扁封裝(MQFP，metal quad flat pack)。

圖3(b)所示的四平無引線(QFN，Quad flat no lead)是由平面銅引線框架和用作散熱器的熱傳播墊的塑料封裝形成的幾種表面安裝封裝技術之一。鍵合線(Wire bonding)也可以用于互連，而且由于鍵合線不僅是導體，而且是電感，它們通常會影響在這項封裝技術下器件的性能，除非它被視為整個設計的一部分。 雖然QFN是由四個側面組成的互連，但雙平面無引線(DFN)也已經出現，并組成互連平面引線的兩側。

圖3、集成電路封裝技術：(a)四平封裝和(b)四平無引腳封裝